SST39VF020-70-4C-NHE存储器

产品参数：

　　型号： SST39VF020-70-4C-NHE                  封装： PLCC
　　批号： 2010+                                           品牌： SST
　　工作温度范围 0°C to + 70°C                       封装类型 PLCC
　　针脚数 32                                                工作温度 0°
　　工作温度 +70°C                                 电源电压 3.6V
　　最小电源电压 2.7V                                   表面安装器件 表面安装
　　重量 0.00741                                          存储器类型 Flash, NOR
　　存储器配置 256K x 8bit                              存储器容量 2Mbit
　　电源电压范围 2.7V to 3.6V                          访问时间 70ns
　　接口 Parallel                                               接口类型 Parallel
　　扇区类型 一致
 

　　
影响有效数据速率的参数
　　有几类影响有效数据速率的参数，其一是导致数据总线进入若干周期的停止状态。在这类参数中，总线转换、行周期时间、CAS延时以及RAS到CAS的延时（tRCD）引发系统结构中的大部分延迟问题。
　　总线转换本身会在数据通道上产生非常长的停止时间。以GDDR3系统为例，该系统对存储器的开放页不断写入数据。在这期间，存储器系统的有效数据速率与其峰值速率相当。不过，假设100个时钟周期中，存储器控制器从读转换到写。由于这个转换需要6个时钟周期，有效的数据速率下降到峰值速率的 94%.在这100个时钟周期中，如果存储器控制器将总线从写转换到读的话，将会丢失更多的时钟周期。这种存储器技术在从写转换到读时需要15个空闲周期，这会将有效数据速率进一步降低到峰值速率的79%.表1显示出针几种高性能存储器技术类似的计算结果。
　　显然，所有的存储器技术并不相同。需要很多总线转换的系统设计师可以选用诸如XDR、RDRAM或者DDR2这些更高效的技术来提升性能。另一方面，如果系统能将处理事务分组成非常长的读写序列，那么总线转换对有效带宽的影响最小。不过，其他的增加延迟现象，例如库（bank）冲突会降低有效带宽，对性能产生负面影响。
　　DRAM技术要求库的页或行在存取之前开放。一旦开放，在一个最小周期时间，即行周期时间（tRC）结束之前，同一个库中的不同页不能开放。对存储器开放库的不同页存取被称为分页遗漏，这会导致与任何tRC间隔未满足部分相关的延迟。对于还没有开放足够周期以满足tRC间隙的库而言，分页遗漏被称为库冲突。而tRC决定了库冲突延迟时间的长短，在给定的DRAM上可用的库数量直接影响库冲突产生的频率。
　　大多数存储器技术有4个或者8个库，在数十个时钟周期具有tRC值。在随机负载情况下，那些具有8个库的内核比具有4个库的内核所发生的库冲突更少。尽管tRC与库数量之间的相互影响很复杂，但是其累计影响可用多种方法量化。
　　
内核预取
　　一种称为内核预取的功能主要负责增加最小的脉冲时间长度。DRAM内核电路不能跟上I/O电路速度的速增。由于数据不能再连续地从内核中取出以确保控制器需求，内核通常为I/O提供比DRAM总线宽度更大的数据集。
　　内核传输足够的数据到接口电路，或者从接口电路传输足够的数据，以使接口电路保持足够长时间的繁忙状态，以便让内核准备下一个操作。例如，假设DRAM内核每个纳秒才能对操作响应一次。不过，接口可以支持每纳秒两位的数据速率。
　　DRAM内核每次操作取两个数据位，而不是一个数据位，因而不必浪费接口一半的容量。在接口传输数据之后，内核已经准备好响应下一个请求，而不需增加延时。增加的内核预取导致最小脉冲时间长度增加为2,这将直接影响列存取粒度。
　　对于每个增加到总线宽度的额外信号，存储器接口将传输两个额外的数据位。因此具有最小脉冲时间长度为2的512位宽的存储系统，其取粒度为 1,024位（128字节）。很多系统对最小存取粒度的问题并不敏感，因为它们存储大量的数据。不过，某些系统依赖存储器系统提供小的数据单元，并获益于更窄、更有效的存储器技术。