SST39VF020-70-4C-NHE存储器

产品参数：

　　工作温度范围 0°C to + 70°C               封装类型 PLCC
　　针脚数 32                                        工作温度 0°
　　工作温度 +70°C                          电源电压 3.6V
　　最小电源电压 2.7V                            表面安装器件 表面安装
　　重量 0.00741                                    存储器类型 Flash, NOR
　　存储器配置 256K x 8bit                      存储器容量 2Mbit
　　电源电压范围 2.7V to 3.6V                 访问时间 70ns
　　接口 Parallel                                       接口类型 Parallel
　　扇区类型 一致
 

影响有效数据速率的参数
　　有几类影响有效数据速率的参数，其一是导致数据总线进入若干周期的停止状态。在这类参数中，总线转换、行周期时间、CAS延时以及RAS到CAS的延时（tRCD）引发系统结构中的大部分延迟问题。
　　总线转换本身会在数据通道上产生非常长的停止时间。以GDDR3系统为例，该系统对存储器的开放页不断写入数据。在这期间，存储器系统的有效数据速率与其峰值速率相当。不过，假设100个时钟周期中，存储器控制器从读转换到写。由于这个转换需要6个时钟周期，有效的数据速率下降到峰值速率的 94%.在这100个时钟周期中，如果存储器控制器将总线从写转换到读的话，将会丢失更多的时钟周期。这种存储器技术在从写转换到读时需要15个空闲周期，这会将有效数据速率进一步降低到峰值速率的79%.表1显示出针几种高性能存储器技术类似的计算结果。
　　显然，所有的存储器技术并不相同。需要很多总线转换的系统设计师可以选用诸如XDR、RDRAM或者DDR2这些更高效的技术来提升性能。另一方面，如果系统能将处理事务分组成非常长的读写序列，那么总线转换对有效带宽的影响最小。不过，其他的增加延迟现象，例如库（bank）冲突会降低有效带宽，对性能产生负面影响。
　　DRAM技术要求库的页或行在存取之前开放。一旦开放，在一个最小周期时间，即行周期时间（tRC）结束之前，同一个库中的不同页不能开放。对存储器开放库的不同页存取被称为分页遗漏，这会导致与任何tRC间隔未满足部分相关的延迟。对于还没有开放足够周期以满足tRC间隙的库而言，分页遗漏被称为库冲突。而tRC决定了库冲突延迟时间的长短，在给定的DRAM上可用的库数量直接影响库冲突产生的频率。
　　大多数存储器技术有4个或者8个库，在数十个时钟周期具有tRC值。在随机负载情况下，那些具有8个库的内核比具有4个库的内核所发生的库冲突更少。尽管tRC与库数量之间的相互影响很复杂，但是其累计影响可用多种方法量化。
 

 　　随着存储技术向峰值数据速率发展，有效的数据速率变的越来越重要。在选择存储器时，设计师必须深入了解已公布的存储器规范，并明白某个特定的技术特性将对应用设计产生怎样的影响。存储器系统设计师必须超越峰值数据速率规范，就像CPU设计师不再用千兆Hz作为的性能衡量标准一样。尽管对于存储器接口而言，峰值数据速率依然是最终要的性能规范，但有效的数据速率已开始为系统设计师和架构师提供更大的空间。未来产品的性能将极大地取决于其存储器系统的有效利用程度